Лабораторная
работа № 3
Моделирование и исследование работы узлов коммутации и контроля с использованием программы Electronics Workbench
Цель работы
Целью лабораторной работы является: получение
практических навыков в построении и контроле
работоспособности таких узлов как дешифраторы, шифраторы,
мультиплексоры, демультиплексоры, преобразователи кодов,
распределители сигналов и схем контроля четности; изучение
возможностей программы Electronics Workbench по
построению и исследованию перечисленных выше узлов; получение
навыков в исследовании различных схем методом моделирования.
Общие сведения об узлах для коммутации сигналов
и преобразования кодов
В БЦВМ, кроме рассмотренных ранее операционных узлов, имеется большая группа узлов, которая используется для выработки различных управляющих сигналов (серий управляющих импульсов), для преобразования кодов из одного вида в другой, для коммутации связей между различными узлами и т.д.
Это особый вид функционально законченных узлов, которые строятся с использованием логических элементов, триггеров, регистров и счетчиков. Такие узлы могут быть выполнены в виде отдельных микросхем и применяются для построения устройств БЦВМ. К ним можно отнести дешифраторы, шифраторы, мультиплексоры, демультиплексоры, преобразователи кодов, распределители импульсов и др.
Дешифраторы
Дешифратором называется комбинационная схема с несколькими входами и выходами, которая преобразует двоичный код, подаваемый на входы, в сигнал на одном из его выходов.
В общем случае дешифратор с “n” входами может иметь до 2n выходов, которые обычно нумеруются десятичными цифрами, эквивалентными значениям двоичных кодов. Например, в трехвходовом дешифраторе при подаче на вход двоичного кода 011 единичный сигнал появится на выходе 3, а на остальных выходах сигнал будет равен нулю.
Работа дешифратора описывается системой логических уравнений
fi=xn-1? xn-2? xn-3… x2? x1? x0 ,
« » где fi – значение функции дешифратора на i-ом выходе, а означает либо наличие инверсии переменной, либо ее отсутствие. Количество уравнений дешифратора соответствует количеству его выходов. Величина «i» соответствует номеру набора переменных, при котором функции принимают единичное значение.
Дешифраторы в БЦВМ используются в следующих случаях:
? для формирования управляющих сигналов в зависимости от значения входного кода;
? для расшифровки кода операции выполняемых команд;
? для декодирования адреса ячеек оперативной или постоянной памяти;
? в преобразователях информации «аналог-код» и т.д.
По способу построения схемы дешифраторов могут быть одноступенчатыми (линейными) или многоступенчатыми. Способ построения дешифратора определяется видом уравнений, которыми описывается его работа. Приведенная выше система уравнений характерна для линейного дешифратора. При построении функциональной схемы дешифратора уравнения рассматриваются как независимые и реализуются на логических элементах.
Рассмотрим в качестве примера построение линейного дешифратора на три входа и восемь выходов. Таблица истинности, которая описывает работу дешифратора, имеет вид таблицы 8.1.
Таблица 8.1.
fi= x2? (x1? x0) .
Построенная по этим уравнениям схема (см. рисунок 8.1) представляет собой восемь независимых трехвходовых схем И. Прямые и инверсные значения разрядов кода могут сниматься с прямых и инверсных выходов регистра или счетчика. Недостатком такой схемы дешифратора является прямая зависимость числа входов схем И от разрядности входного кода, что приводит к технологическим трудностям реализации элементов в виде микросхем. Если построить линейный дешифратор на логических элементах с небольшим числом входов, то это приведет к резкому увеличению их числа. Например, если построить приведенную на рисунке 8.1 схему на элементах И на два входа, то их потребуется в два раза больше, так как
fi=((…(xn-1? xn-2)? xn-3)… x2)? x1)? x0 ,
В общем случае, если преобразовать исходную систему логических уравнений к виду
то можно получить схему дешифратора пирамидального вида на двухвходовых логических элементах, при этом уменьшив их общее количество по сравнению с количеством элементов, необходимых для построения линейного дешифратора.
fi =((x3 x2)? x1)?x0 .
х0 х0 х1 х2 х1 х2 ? ? ? ? ? ? ? ? f0 f1 f2 f3 f4 f5 f6 f7 DC 0 1 0 2 3 1 4 5 2 6 7
Рисунок 8.1 В качестве примера, построим пирамидальный дешифратор на четыре входа и шестнадцать выходов, работа которого описывается системой уравнения типа .
Схема приведена на рисунке 8.2.
Недостатком схемы является ее многоступенчатость, что приводит к увеличению как аппаратурных затрат, так и времени срабатывания.
fi=(xn-1? xn-2?… x j+1)?( x j? xj-1… x1? x0)
Поэтому часто на практике строят линейно-матричные дешифраторы с использованием двухвходовых логических элементов. Общее количество элементов для построения таких дешифраторов требуется меньше, чем для пирамидальных дешифраторов. Принцип построения таких дешифраторов состоит в разбиении исходных логических функций на группы, в которых содержится от двух до n/2 переменных. Пусть исходные уравнения разбиты на две группы
Аq= xn-1? xn-2?… x j+1 ,
Обозначим первую группу переменных через Аq, а вторую группу - через Вq.Тогда
Вq.= x j? xj-1… x1? x0,
fi= Аq Вq
A0 = x3?x2 A1 = x3?x2 A2 = x3?x2 A3 = x3?x2 В0 = x1?x0 B1 = x1?x0 B2 = x1?x0 B3 = x1?x0 Затем по этим уравнениям строят линейные дешифраторы отдельно для Аq и Вq, используя их выходы для получения окончательных значений выходных функций всего дешифратора fi .
Пусть n=4, тогда , , , , а ,
, , .
Логические функции будут иметь вид:
f0= A0B0, f0=A0B0, f1= A0B1, f2= A0B2, f3= A0B3, f4= A1B0, f14= A3B2, f15= A3B3.
Схема дешифратора, построенная в соответствии с этими уравнениями, показана на рисунке 8.3.
Дешифраторы, выполненные в виде микросхем, обычно имеют ограниченное количество входов, а именно два, три или четыре. Однако, эти микросхемы можно использовать для построения дешифраторов на любое количество входов. Для этого в микросхемах имеются дополнительные входы управления, при подаче сигнала высокого уровня на которые дешифратор преобразует цифровой код на входе в единичный сигнал на одном из выходов. При низком уровне сигнала на управляющем входе на всех выходах дешифратора имеют место нулевые сигналы. На рисунке 8.4 показан пример построения дешифратора на четыре входа и шестнадцать выходов с использованием микросхемы дешифратора на два входа и четыре выхода.
? ? ? ? f10 f11 Рисунок 8.2 DC 0 1 0 2 3 1 4 5 2 6 7 3 8 9 10 11 12 13 14 15 ? ? ? ? ? ? ? ? ? ? х0 х0 х1 х1 х2 х2 х3 х3 f0 f1 ? ? f14 f15 ? ? f4 f5 ? ?
DC 0 0 1 1 2 EN 3 DC 0 0 1 1 2 EN 3 DC 0 0 1 1 2 EN 3 DC 0 0 1 1 2 EN 3 x0 x1 f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f15 f14 f13 f12 Рисунок 8.4 1 0 DC 0 0 1 1 2 EN 3 x2 x3 1 0 +1
x3?x2x1?x0=
Пусть, например, код на входе дешифратора соответствует коду
=0110, т.е. 610. Тогда сигнал высокого уровня появится на f6=1.
Шифраторы
Шифратором называется схема, которая преобразует сигнал на одном из его входов в двоичный код на выходах. Уравнения, описывающие работу шифратора, записываются из таблицы, в которой каждому из входов присваивается цифровой код. Логические функции, составляющие уравнения, представляют собой зависимости соответствующего разряда кода от переменных, в качестве которых принимаются соответствующие обозначения входов.
Таблица 8.2
Принцип построения и работу шифратора целесообразно рассмотреть на конкретном примере. Пусть некоторое бортовое устройство имеет 10 датчиков, с которых по определенному алгоритму снимаются показания и заносятся по командам в процессор БЦВМ. Следовательно, каждому датчику должен быть присвоен двоичный код, который является его адресом и указывается в команде опроса датчиков. Соответствие номера датчика и его адреса приведены в таблице 8.2.
Из таблицы выписываются логические уравнения:
X0=D1+D3+D6+ D7+D10 , X1=D4+D7+D8+ D9+D10, X2=D2+D3+D5+ D7+D10,
X3=D5+D6+D8+ D9+D10
После преобразования по правилу де Моргана получим систему уравнения в базисе И-НЕ.
X0=D1?D3?D6? D7?D10 X1=D4?D7?D8? D9?D10 X2=D2?D3?D5? D7?D10 X3=D5?D6?D8? D9?D10
Схема шифратора на элементах И-НЕ представлена на рисунке 8.5.
Мультиплексоры
Мультиплексор представляет собой комбинационную схему, которая осуществляет коммутацию одного из n входных сигналов на общий выход в зависимости от значения кода адреса на адресных входах. Если число адресных входов «m» , то возможна коммутация «n ? 2 m » входов мультиплексора.
Уравнение выхода мультиплексора записывается в следующем виде:
y=A0X0+ A1X1+???+ An-2Xn-2+ An-1Xn-1,
где Ai=am-1 am-2…a1 a0 представляет собой адрес i-го входа мультиплексора,
Xi- значение сигнала на i-ом входе мультиплексора, а « » означает наличие или отсутствие отрицания переменной. Пример построения мультиплексора на четыре входа и его условное графическое обозначение показаны на рисунке 8.6.
X0 DC A 0 1 2 EN 3 ? ? ? ? X1 X2 X3 ?1 y a0 a1 Рисунок 8.6 MUX EN A 0 1
0 1 2 3 y X0 X1 X2 X3 a0 a1
Сигнал на входе EN используется для управления работой мультиплексора. Если сигнал на этом входе равен нулю, то на всех выходах дешифратора будут низкие уровни сигналов, равные логическому нулю, и на выходе мультиплексора всегда будет нуль.
MUX EN A 0 1
0 1 2 3 X0 X1 X2 X3 a0 a1 MUX EN A 0 1
0 1 2 3 X4 X5 X6 X7 a0 a1 MUX EN A 0 1
0 1 2 3 X8 X9 X10 X11 a0 a1 MUX EN A 0 1
0 1 2 3 X12 X13 X14 X15 a0 a1 MUX EN A 0 1
0 1 2 3 y a2 a3 Рисунок 8.7
Мультиплексор с четырьмя входами, выполненный в виде микросхемы, может быть использован для построения мультиплексоров с большим числом входов и для реализации простых логических функций.
На рисунке 8.7 приведен пример построения мультиплексора на шестнадцать входов. Входы управления EN объединяются вместе, также объединяются и одноименные адресные входы всех микросхем мультиплексоров.
ПеременныеФункцияxyzF00000011010001111000101011011111
F=xy+xz .
MUX EN A 0 1 2
0 1 2 3 4 5 6 7
x y z
0 1 0 1 0 0 1 1
F
Рисунок 8.8
Для реализации логической функции необходимо иметь ее таблицу истинности. Затем на адресные входы мультиплексора подать логические переменные, а на коммутируемые входы - соответствующие значения логической функции.
F=xy+xz . Пусть, например, необходимо реализовать на мультиплексоре следующую логическую функцию:
На рисунке 8.8 приведена таблица истинности этой функции и сигналы, которые необходимо подавать на входы при соответствующем наборе значений переменных.
Демультиплексоры
Демультиплексор выполняет функцию, обратную мультиплексору, и представляет собой комбинационную схему, коммутирующую входной сигнал на один из «n» выходов в зависимости от значения кода на адресных входах.
Схема демультиплексора может быть построена с использованием дешифратора и логических схем. На рисунке 8.9 показана функциональная схема демультиплексора на четыре выхода и его условное графическое обозначение.
Демультиплексор, выполненный в виде микросхемы с небольшим числом выходов, может быть использован для построения демультиплексора с любым количеством выходов. На рисунке 8.10 изображен демультиплексор на восемь выходов, составленный из двух микросхем с четырьмя выходами каждый.
DC A 0 1 2 EN 3 ? ? ? ? X y0 y1 a0
a1
Рисунок 8.9 y2 y3 С DX EN A 0 1
a0 a1 y0
y1 y2 y3 X
С yi= X? a1a0
DX A 0 1
EN
y4
y5 y6 y7 X y0
y1 y2 y3 a0 a1 a2 DX A 0 1
EN
Рисунок 8.10 1
Преобразователи кодов
В бортовых цифровых вычислительных устройствах используются различные способы кодирования информации. Коды символов, выводимых на экраны дисплеев и коды цифровой информации, хранимые в памяти, могут не совпадать. Цифровые коды, формируемые счетчиками в процессе счета импульсов, зависят от схемы счетчика и могут существенно отличаться друг от друга при подсчете одинакового числа импульсов.
Поэтому возникает необходимость в преобразовании кодов из одного вида в другой. Эти операции выполняются специальными узлами, получивших название преобразователей кодов.
Рассмотрим принцип построения преобразователей кодов на примере решения конкретной задачи. Пусть, например, необходимо построить схему управления 7-сегментным индикатором, который осуществляет индикацию состояния двоично-десятичного счетчика в виде десятичных цифр. Структурная схема управления индикатором и таблица соответствия кодов двоично-десятичного счетчика формируемым индикатором цифрам представлена на рисунке 8.11.
CTRDIV10 T C 0 CT 1 2 R 3 BIN/7SEGM a b 1 c 2 d 4 e 8 f EN g a b c d e f g
Десят. эквив.Двоично-десятичный кодСемисегментный кодQ3Q2Q1Q0abcdefg000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011Не используемые кодыЗапрещенные коды Рисунок 8.11
Если рассматривать значения сигналов, поступающих на соответствующие сегменты, как значения логических функций, а в качестве переменных использовать разрядные сигналы счетчика, то преобразователь кодов может быть описан системой уравнений, приведенной ниже.
a=F(0,2,3,5,6,7,8,9); b=F(0,1,2,3,4,7,8,9); c=F(0,1,3,4,5,6,7,8,9); d=(0,2,3,5,6,8,9);
e=F(0,2,6,8,); f=F(0,4,5,6,8,9); g=F(2,3,4,5,6,8,9).
В логических функциях в качестве аргументов перечислены номера наборов переменных, на которых функция принимает значение единица, т.е. функции записаны в совершенной дизъюнктивной нормальной форме. Такие функции удобно минимизировать при помощи карт Карно.
0451812139101415112673 Q0 Q1 Q2 Q3 Эталонная карта 10101**1****1111 Q0 Q1 Q2 Q3 Функция «a»
11011**1****1011 Q0 Q1 Q2 Q3 Функция «b»
11111**1****0111 Q0 Q1 Q2 Q3 Функция «c»
10101**1****1101 Q0 Q1 Q2 Q3 Функция «d»
10001**0****1100 Q0 Q1 Q2 Q3 Функция «e»
11101**1****0100 Q0 Q1 Q2 Q3 Функция «f»
01101**1****1101 Q0 Q1 Q2 Q3 Функция «g»
На основании приведенных выше карт Карно после минимизации получим систему уравнений:
a = Q1+ Q3+ Q2 Q0 + Q2 Q0 = Q1 Q3 Q2 Q0 Q2 Q0
b = Q2+ Q3+ Q1 Q0 + Q1 Q0 = Q2 Q3 Q1 Q0 Q2 Q0
c = Q1+ Q2+ Q0 = Q1 Q2 Q0
g = Q3+ Q2 Q1 + Q1 Q0 + Q2 Q1 = Q3 Q2 Q1 Q1 Q0 Q2 Q1
Q0 Q0 Q3 Q3 Q2 Q1 Q1 Q2 ? ? 1 a ? ? 1 b 1 c 1 d ? ? ? ? ? ? 1 f ? 1 g ? ? ? 1 ? e ? Рисунок 8.12
Система уравнений записана в базисах И, ИЛИ, НЕ и И-НЕ. На рисунке 8.12 изображена функциональная схема преобразователя кодов, построенная в соответствии с приведенными выше уравнениями, в базисе И, ИЛИ,НЕ.
Узлы схем контроля
Узлы схем контроля применяются в устройствах встроенного контроля БЦВМ. Они являются частью схем, предназначенных для проверки правильности работы вычислительной машины при выполнении различных операций. В процессе выполнения операций контролируется полученный результат: положительный или отрицательный, равен нулю или не равен нулю, больше или меньше определенной величины и т.д. Кроме того, контролируется правильность передачи информации между узлами или устройствами БЦВМ с использованием специальных кодов, сравнение результатов, полученных при решении одной и той же задачи разными вычислительными устройствами и т.п.
Схема определения равенства нулю или единице
Р1=xn-1+ xn-2 + xn-3 +…+ x1+ x0 Р0=xn-1+ xn-2 + xn-3 +…+ x1+ x0 Схема представляет собой комбинационную схему, построенную на основании уравнений и
для определения равенства кода нулю и единице соответственно.
В этих выражениях xi является i-м разрядом кода. Уравнения могут быть записаны в другом виде с использованием логической операции И, а именно:
Р0=xn-1? xn-2 ? xn-3 ?…? x1? x0 Р1=xn-1? xn-2 ? xn-3 ?…? x1? x0
Схема определения поразрядного равенства или неравенства двух кодов
B=?(xi? yi + xi ? yi); B=?(xi? yi + xi ? yi); Схема строится в соответствии со следующими выражениями для определения равенства кодов:
B=?(xi? yi + xi ? y ).
и для определения неравенства кодов:
Y X Схема сравнения Регистр X Регистр Y В ? 1
?
?
? x n-1 yn-1 yn-1 x n-1 x 0 y0 y0 x 0 В Рисунок 8.13
В этих выражениях X=xn-1 xn-2 …x1 x0 и Y=yn-1 yn-2… y1 y0 - сравниваемые коды. Схема определения равенства кодов показана на рисунке 8.13.
Схема определения равенства двух из трех одинаковых
кодов
В бортовых вычислительных комплексах для повышения надежности их работы осуществляется резервирование входящих в комплекс вычислительных устройств, выполняющих одну и ту же программу решения задачи и обеспечивающих получение одного и того же результата. В случае совпадения результатов от двух или трех независимо работающих БЦВМ полученный результат считается достоверным. На рисунке 8.14 показаны выходные регистры трех БЦВМ, одноименные разряды полученного результата которых сравниваются между собой по мажоритарному принципу.
1 ?
?
? x i3 xi1 xi2 xi Рисунок 8.14 Схема сравнения Регистр 1 Регистр 2 Регистр 3 Регистр Y xi1 xi2 x i3 xi
xi= xi1 xi2 + xi1 xi3 + xi2 xi3. Схема поразрядного сравнения по принципу два из трех представляет собой схему И-ИЛИ на три входа с одним выходом, на котором формируется сигнал при совпадении, по крайней мере, двух из трех поступивших на входы сигналов. Схема реализует логическую функцию
Схема определения большего (меньшего) из двух кодов
аn-1= xn-1 yn-1 =1. аn-2= xn-2 yn-2 =1. bn-1 = xn-1 yn-1 + xn-1 yn-1 . Схема используется для определения неравенств ?X???Y? или ?Y? ??X?. В схемах подобного типа осуществляется последовательное поразрядное сравнение, начиная со старших разрядов. Если старшие разряды не равны xn-1 ? yn-1, то для ?X???Y? значение функции Если же старшие разряды равны xn = yn , то выполняется равенство При равенстве разрядов сравниваются следующие по старшинству разряды кодов, т.е. разряды xn-2 и yn-2 . При этом, если ?X???Y?, то .
Если обозначить выходной сигнал через D, то он будет равен единице при выполнении неравенства ?X???Y?. В общем виде логическая функция для построения схемы имеет вид:
D= an-1 + an-2bn-1 + an-3 bn-1 bn-2 + an-4 bn-1 bn-2 bn-3+ … + a0 bn-1 bn-2 bn-3… b1
а0= x0 y0 , D= a2 + a1b2 + a0 b2 b1, Пусть, например, необходимо построить схему определения большего из двух трехразрядных кодов X = x2 x1 x0 Y = y2 y1 y0 . Для ?X???Y? уравнение для построения схемы имеет вид: где
b1 = x1 y1 + x1 y1 . b2 = x2 y2 + x2 y2 , а2= x2 y2 , а1= x1 y1 ,
?
? a0b1b2 a2 a1b2 D Рисунок 8.15 Функциональная схема, построенная по приведенным выше уравнениям, дана на рисунке 8.15. При D=1 выполняется неравенство?X???Y?, а при D=0 –неравенство ?Y? ??X?.
Схема контроля кодов по четности (нечетности)
Схема позволяет определить четное или нечетное количество единиц в проверяемом коде. Нарушение четности или нечетности свидетельствует о появлении одиночной ошибки, вызванной трансформацией какого-то разряда из 0 в 1 или наоборот.
? 1
? x x y y нечетно четно 2К
1 EVEN ODD
2
x x y y нечетно четно Рисунок 8.16 F(x,y)=x y +x y Логическая функция двух переменных, выполняющей операцию «сложение по mod 2», имеет вид : .Функция принимает значение «1» при неравенстве значений переменных, т.е. при нечетной сумме единиц в двух разрядах. Для определения четной суммы единиц необходимо взять инверсию этой функции.
Схема определения нечетности и четности суммы двух переменных показана на рисунке 8.16.
0 x0 x0 x1 x1 нечетно четно 2К
1 EVEN ODD 2
2К
1 EVEN ODD 2
2К
1 EVEN ODD 2
2К
1 EVEN ODD 2
x2 x2 x3 x3 x4 x4 Рисунок 8.17 Код X(x4 x3 x2 x1 x0)=10101
x0
1 1 0 1 0 1 0 1 1 1 0 0 0 1 0 2К EN 0 EVEN
4 ODD
x0 x0 x4 x4 нечетно четно … Схема, приведенная на рисунке 8.16, может быть использована для построения схемы контроля четности и нечетности многоразрядного кода. Пример построения схемы контроля четности для пятиразрядного кода дан на рисунке 8.17.
Подготовка к выполнению работы
При подготовке к работе необходимо:
1.Повторить теоретический материал, изложенный в данном описании.
2.Повторить возможности программы, изложенные в описании к работе 5.
Порядок выполнения работы
Задание 1. Построить дешифратор на два входа на логических элементах И, проверить его работу в статическом режиме. Схема дешифратора дана на рисунке 8.18.
Убедиться в работоспособности схемы дешифратора, снять его характеристики и поместить их в отчет.
Задание 2. Исследовать работу микросхемы 74138, представляющей собой дешифратор 3?8 с управляющим входом G1. Для этого собрать схему, показанную на рисунке 8.19. К входам А, В и С подключить генератор слов, а к выходам - логический анализатор.
Рисунок 8.18
Рисунок 8.19
Рисунок 8.20
Схему и осциллограммы, представленные на рисунках 8.19 и 8.20, занести в отчет.
Задание 3. Собрать схему дешифратора на двух микросхемах 74138. Для этого объединить входы А, В и С, а в качестве дополнительных входов использовать входы G1 микросхем. Схема для исследования и осциллограммы сигналов на выходах дешифратора 4?16 показана на рисунке 8.21 и 8.22. Результаты занести в отчет.
Рисунок 8.21
Задание 4. Исследовать микросхему 74148, представляющую собой приоритетный шифратор, который присваивает любому активному из восьми имеющихся входов трехразрядный двоичный код, соответствующий номеру входа. Если
Рисунок 8.22
активизировано несколько входов одновременно, приоритет всегда будет иметь старший по номеру вход. Работа схемы описывается таблицей 8.3.
Таблица 8.3
Из таблицы следует, что выходной код формируется при низком уровне сигнала на входе Е1 и низком уровне сигнала на соответствующем входе шифратора. Следует иметь в виду, что выходной код А0А1А2 представлен в инвертированном виде. Безразличные состояния обозначены «*». Схема представлена на рисунке 8.23. Результаты исследования отразить в отчете.
Рисунок 8.23
Задание 5. Построить мультиплексор на четыре входа, как показано на рисунке 8.24. Задавая адрес коммутируемого входа переключателями [4] и [5], убедиться в работоспособности мультиплексора. Если на выбранный вход поочередно подавать 0 и 1, то на выходе повторяются те же сигналы. Если на невыбранные входы поочередно подавать 0 и 1, то на выходе всегда сохраняется 0. Микросхема 74138 является дешифратором 3?8, в котором используется в схеме два входа и четыре выхода.
Задание 6. Собрать схему для исследования работы мультиплексора на микросхеме 74153 в статическом режиме (см. рисунок 8.25). Микросхема включает два мультиплексора на четыре входа каждый. Переключатель «Spaсe» устанавливает мультиплексор в отключенное состояние. Проверить работу мультиплексора в различных режимах. Схему и результаты занести в отчет.
Рисунок 8.24
Задание 7. Исследовать работу преобразователя кодов, построенного на микросхеме 7447, в статическом режиме.
Рисунок 8.25 Двоично-десятичный код задается переключателями [1], [2], [3], [4]. Семисегментный цифровой индикатор фиксирует вводимый код в виде десятичной
цифры. Схему, изображенную на рисунке 8.26, и результаты исследования занести в отчет.
Рисунок 8.26
Задание 8. Построить распределитель импульсов на сдвиговом регистре и исследовать его работу в статическом и динамическом режимах. На рисунке 8.27
Рисунок 8.27
дана схема с использованием микросхемы 74164 для исследования в статическом режиме. Микросхема представляет собой восьмиразрядный сдвиговый регистр с последовательным входом и параллельными выходами. Регистр имеет асинхронный сброс (вход CLR’) и два входа, объединенных по логике И, для последовательного ввода кода. Сдвиг кода осуществляется вправо по положительному перепаду импульсов на входе CLK.
Рисунок 8.28
Переключателем [1] в младший разряд регистра записывается 1, переключатель возвращается в нижнее состояние. Выход старшего разряда QH через схему ИЛИ связан с входами A и B. С помощью переключателя [3] имитируется подача синхроимпульсов. Работа схема контролируется с помощью разрядных
индикаторов 0,1,…7. Переключатель [4] должен находиться в верхнем положении. Результаты моделирования занести в отчет.
На рисунке 8.28 представлена схема включения распределителя импульсов для работы в динамическом режиме и временные диаграммы сигналов на выходах распределителя.
Задание 9. Собрать схему для проверки на четность, показанную на рисунке 8.29. Схема построена на микросхеме 72280 и имеет 8 входов A,B,C,D,E,F,G,H (разряды 0,1,2,3,4,5,6,7) для ввода контролируемого кода, два выхода EVEN и ODD для фиксации четного или нечетного числа единиц в коде и два входа разрешения. Состояния входов разрешения NC и I должны быть противоположными. Когда NC =1, I=0 при четной сумме EVEN=1, а ODD=0.
Рисунок 8.29
Коды для контроля на четность задаются от генератора слов, который работает в режиме однократного задания входных кодов (Step). Задаваемые коды и результаты проверки на четность свести в таблицу и поместить в отчет.
Содержание отчета
В отчет о выполненной работе включить следующие материалы:
1.Тему и цель работы.
2.Результаты выполнения заданий: исследуемые схемы, полученные таблицы .
3.Анализ полученных результатов.
4.Выводы по работе.
Контрольные вопросы
?Какие узлы называются узлами коммутации и контроля?
?Какие функции в цифровых устройствах выполняет дешифратор?
?Как построить распределитель импульсов с использованием дешифратора?
?Можно ли использовать мультиплексоры для реализации логических функций?
?Как осуществляется управление работой мультиплексора?
?С помощью какого узла можно преобразовать десятичный код в двоично-десятичный?
?Сколько выходов может иметь демультиплексор, если количество адресных входов равно 4?
?Чем отличаются друг от друга схема контроля четности и схема контроля нечетности? ?
?Какие логические функции реализуются в схемах контроля четности?
