МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА”
Кафедра ЕОМ

Теорія і проектування комп’ютерних систем.
Звіт
по лабораторній роботі №5.
“Синтез простого пристрою за допомогою пакету Foundation Series 3.1 фірми Xilinx.”
Мета роботи: Використовуючи файли з ALU.ncf та ALU.xnf з попередньої лабораторної роботи синтезувати Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегральних Схем (ПЛІС) фірми Xilinx. 
Затрати обладнання ( Map Report).
Device utilization summary:
Number of External IOBs 37 out of 192 19%
Flops: 0
Latches: 0
Number of Global Buffer IOBs 1 out of 8 12%
Flops: 0
Latches: 0
Number of CLBs 19 out of 576 3%
Total Latches: 0 out of 1152 0%
Total CLB Flops: 36 out of 1152 3%
4 input LUTs: 12 out of 1152 1%
3 input LUTs: 12 out of 576 2%
Number of BUFGLSs 1 out of 8 12%
Оцінка затримки сигналів на комбінаційних схемах всередині ПЛІС (Post Layout Timing Report).
Design statistics:
Minimum period: 5.197ns (Maximum frequency: 192.419MHz)
Minimum input arrival time before clock: 1.640ns
Minimum output required time after clock: 7.931ns
Висновок: Виконуючи дану лабораторну роботу я синтезував Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегральних Схем (ПЛІС) фірми Xilinx а також виписав результати затрат обладнання та затримки сигналів .