ЕВОЛЮЦІЯ ПРОЦЕСОРІВ Intel. Еволюційний характер розвитку Технологічний прогрес Закон Мура Побудова пам`яті Складність неоднорідних пристроїв 1. Еволюційний розвиток означає розвиток з наслідуванням. В кожній наступній моделі повторюється деякі риси попередніх моделей. Це торкається системи команд і операційних пристроїв , що програмуються асемблером (наприклад регістр А, РОН і деякі інші). Деякі елементи, що наслідуються вже є зайвими і навіть шкідливими, але їх не можна викинути, тому що вони є складовими величезного об’єму програмного забезпечення. RISC процесори демонструють революційний розвиток, але вони, як самостійні процесори, не набрали розвитку. Цікавим є питання – коли на зміну архітектури Intel прийде нова архітектура? Які принципові відміни вона буде мати? Може так: Оптимізація за характеристиками складності Нова елементна база Нові комунікаційні елементи Такий проект може бути здійсненний в рамках Європейського Союзу. 2. Технологічний прогрес. Розв’язуються такі проблеми: збільшення швидкодії збільшення кількості транзисторів на кристалі Швидкодія визначається часом спрацювання логічного елемента (?) : ? = RC; Схема елементу і еквівалентні схеми:
а) б) в)
Нехай R ? 100 ? C ? 1 пф ? =100 Ом * =100 нс=0,001пс; f = =10*=10 ГГц Тому треба зменшувати R та С. R не вдається , а С –можна, С= ?*( ), де ? – мінімальна віддаль між двома провідниками (зв’язками на поверхні кристалу) Нехай S = тоді С= ?*( )= ?* , зменшуючи - зменшуємо С. (Рахується що = 0,13 мкм) Щільність також залежить від ?. Чим менше ?, тим більше транзисторів на кристалі. Кількість транзисторів також залежить від площі кристалу Z. Закон Мура: кількість транзисторів на кристалі збільшується кожні 1,5 року у 2рази. (або зростання апаратної складової збільшується у двічі кожні 2 роки) Приблизно такий же порядок зростання швидкодії; Організація ОЗП
Таким чином часова складність, L мінімальна L=2: 1-ий крок активізаія комірки памя`ті 2-ий крок читання або запис даних в комірку. Дешифратор (DC адреси) складається з N схем збігу, де N – кількість комірок пам`яті. Звернення від регістра адреси до пам`яті відбувається таким чином:
Таким чином у дешифраторі кількість схем K-розрядних схем збігу дорівнює N. Організація матричного ОЗП. Апаратна складність А ОЗП, можно суттєво зменшити використовуючи матричну структуру пам`яті (активізації комірки)
Якщо ОЗП має слів (байт) то для лінійної структури потрібно схем збігу. В матричній структурі кількість схем збігу дорівнює = Разом для старших і молодших розрядов маємо A2 = 2* Порівняємо Таким чином апаратна складність матричного ОЗП суттєво зменшилась. Ключі замінюються на МОН-транзистори , де С- паразитна, це не конденсатор, а паразитна ємність. Висновки: У матричній схемі пам`яті використали два рівня схем збігу: На рівні операційних пристроїв (розподіл адрес на групи) На рівні елементів пам`яті (не комірок, а елементів) Апаратна складність лінійної пам`яті A1= N1, апаратна складність матричної пам`яті A2= N+ 2 (якщо матриця квадратна), де N- кількість схем збігу в середині матриці; 2 - зовнішні схему збігу Маємо технічний виграш, так як вага зовнішніх схем збігу, більше між у внутрішніх елементах. Технічно, швидкодія більше у лінійній памя`ті (за рахунок паразитної ємкості внутрі комірок)