Разработка вычислительного устройства

Разработать вычислительное
устройство, выполняющее следующие операции: Числа представлены в формате с
плавающей точкой с разрядностью 18+6. рисунке
1 и сумматор, предназначена для работы с
порядками чисел. Вторая часть схемы, состоящая из регистров A и Z, мультиплексора, сумматора и компаратора предназначена для
работы с мантиссами чисел.
используется два числа - A (делимое) и B (делитель). Число A хранится в
регистрах A m m , а делитель B: мантисса в регистр B ). Мантисса делимого A сдвигается
влево путем косой передачи из регистра A в прямом или обратном кодах
(Y ). Дополнительный код делимого образуется в SM за счет
подсуммирования обратного кода делимого B сигналом "+1SM"
(Y , фиксируются в регистре Z путем
последовательного занесения их в младший разряд регистра Z (Y Порядок частного определяется
вычитанием порядков на SM путем подачи обратного значения порядка делителя из
регистра B используется одно число. Число
записывается в регистр B m Описание
блок-схемы алгоритма выполнения операций и ее микропрограммной
реализации. 14 ). После получения сигнала входной готовности
обнуляются регистры A ). Далее
проверяется код операции (P Записываем исходное число в регистр Bm (Y ). Данные с SM записываем в регистр A
(Y m ) соответственно. Вычисляем разность порядков чисел
путем сложения первого порядка с обратным кодом второго (Y ). Проверяем
равенство делителя нулю (P ). Если делитель равен нулю, то
сигнализируем об ошибке аргументов и устанавливаем выходную готовность
(Y ). Если делитель не равен нулю, тогда деление возможно и
начинается цикл поразрядного получения мантиссы частного. На SM передается
сдвинутое косой передачей в сторону старших разрядов делимое и обратный код
делителя (Y ). С выхода SM частичный остаток заносится в регистр
A ). Цифра модуля частного вычисляется как сумма по
модулю два знаковых разрядов частичного остатка и делителя и заносится в
предварительно сдвинутый на один разряд влево (Y ). Если он не равен нулю,
продолжаем цикл по определению разрядов частного. Если счетчик равен нулю, то мы
определили все разряды частного, и переходим к нормализации результата. Если
число не нормализовано (P ). После
нормализации числа устанавливаем выходную готовность и заканчиваем
работу. Для реализации устройства используется управляющий автомат с
выделенной адресной памятью, его схема изображена на рисунке 3, в таблице 1
представлены состояния его переходов, в таблице 2 управляющие сигналы и в
таблице 4 описаны префиксные функции. 1 4 8 6 7 11 Y Запись в регистр A Запись разряда частного в
регистр Z Значение Конец
деления 7 На рисунке 4
представлена связь управляющего автомата с операционным автоматом. Числовые
тестовые примеры выполнения операций с пояснениями Все действия выполняются в устройстве в следующей
последовательности: 1.0011 Остаток
положительный 0.0000 Дополнительный код
делителя 1.0011 Остаток сдвинут влево на
один разряд 0.1101 Остаток
отрицательный 0.1001 Прямой код делителя 1.0110 Остаток сдвинут влево на один разряд 0.1101 Остаток
отрицательный Одновременно вычисляется
порядок частного следующим образом: Описание функциональной схемы
устройства. Функциональная схема реализует схему работы с мантиссами. Используемый
мультиплексор 2-1 на вход которого подается число в прямом и дополнительном коде
и в зависимости от ситуации выбирается одно из двух чисел. В процессе работы
осуществляется контроль делителя на равенство нулю, поэтому используемый
мультиплексор должен иметь стробируемый вход. , результат
переписывается в регистр A , который запоминает это число, сдвигает
его влево в сторону старших разрядов и снова передает его на сумматор. Так же
старший разряд регистра подается на результирующий последовательно параллельный
регистр Z, в котором происходит накопление результата. После определение
результата, полученное число надо нормализовать и поэтому результирующий регистр
кроме последовательного входа и параллельного вывода должен осуществлять сдвиг
числа влево в сторону старших разрядов. Краткое
описание принципиальной схемы Два числапоступают на сумматор, который их суммирует и передает
результат на регистр. В качестве сумматора используется микросхема К555ИМ6, а в
качестве регистра К155ИР13 и К555ИР11 которые отличаются только разрядностью.
Старший разряд регистра поступает на вход результирующего последовательно –
параллельного регистра, в котором накапливается результат. В данной схеме в
качестве результирующего регистра используется микросхема К531ИР24. В данной курсовой работе было разработано вычислительное
устройство, выполняющее следующие операции: Построен алгоритм обработки чисел. Расписаны управляющие
сигналы и префиксные функции. По имеющемся данным построена функциональная схема
устройства. Также была построена принципиальная схема указанной части
устройства, в которой были использованы конкретные микросхемы. Приведен тестовый
пример выполнения операций.