Лабораторна робота № 1,2,3 Робота з інтерактивною навчальною системою Enhanced
VHDL Tutorial
МЕТА РОБОТИ: Опанувати роботу з інтерактивною системою Enhanced VHDL Tutorial, зрозуміти призначення інструментального засобу Active-VHDL для підвищення ефективності розробки та функціонального моделювання роботи вузлів ЕОМ.
ЗАГАЛЬНІ ВІДОМОСТІ
Класичні способи поблокового, абстрактного, структурного синтезу складних вузлів ЕОМ в термінах алгебри логіки з подальшим схемотехнічним проектуванням є надто громіздкими. Громіздкість зумовлено самим способом представлення пристрою, який загалом можна звести до складної мережі взаємопов'язаних логічних елементів. Роботу такого пристрою без супровідної документації зрозуміти практично неможливо. Розробку пристроїв вищезгаданими способами застосовують при проектуванні елементів середньої складності, від межі, коли формальні методи проектування поступаються евристичним. Чималу роль відіграє і винахідницький талант розробника, тобто знову-таки евристика.
Необхідність у скороченні термінів розробки складних вузлів ЕОМ спричинила появу гами нових засобів та систем проектування. Такі системи базуються на використанні мов опису апаратних засобів HDL (Hardware Description Language), зокрема VHDL, та компіляторів з HDL рівня в схемотехнічний (вентильний, фізичний) рівень. Деякі HDL дозволяють поєднувати опис роботи пристроїв за допомогою функціонального, структурного та логічного (таблиці істинності) описів. Опис HDL є самоописовим і не вимагає складного документування та коментарів для розуміння роботи пристрою, до того ж цей опис легко модифікується. Системи проектування надають можливість виконати симуляцію роботи пристрою, описаного HDL. Це дозволяє виявити хиби проектування вже на архітектурному рівні. Останнім кроком проектування є логічний синтез пристрою, описаного на HDL. Інколи процес логічного синтезу зводиться до "натискання" клавіші виклику відповідного програмного компонента. Проте здебільшого логічний синтез складається з декількох етапів, на кожному з яких розробник візуально контролює сам процес компіляції та його якість. За несприятливого результату розробник модифікує опис пристрою на HDL, змінює опції компілятора і повторює компіляцію, доки не буде досягнуто бажаного результату.
Чільне місце серед широкої гами засобів проектування з використанням мови VHDL посідає пакет Active-VHDL. Active-VHDL є інтегрованим засобом розробки VHDL проектів. Ядром системи є VHDL симулятор з підтримкою стандарту мови 1993 року. Наявність вбудованих допоміжних засобів — редактора тексту з функцією синтаксичного аналізу, засобу побудови та налагодження керуючих автоматів, бібліотеки широковживаних конструкцій мови та систем підказок — дозволяють зменшити часові витрати розробника на опрацювання допоміжних операцій, тобто скоротити час проектування. У поєднанні із незалежними програмними засобами відомих фірм Xilinx, Actel, Altera, Lucent пакет Active-VHDL дає змогу розробляти повністю завершені пристрої, тобто отримувати запрограмовані і готові до використання FPGA та CPLD.
Система Active-VHDL надає користувачу програму Language Assistant генерації шаблонів опису стандартних блоків мовою VHDL, пропонує широкий спектр допоміжної інформації, зокрема систему контекстної допомоги, документи в hlp та в HTML форматах) тощо.
Важливу інформацію про пакет Active-VHDL та основні принципи проектування з використанням мови VHDL можна отримати з програми інтерактивного навчання EVITA (Enhanced VHDL Tutorial). Програму EVITA можна викликати як із системи проектування Active-VHDL за допомогою меню Help/Interactive VHDL Tuturial, так і без використання оточення, запуском виконавчого файлу evita_2.exe, який, переважно, міститься в директорії C:\Program Files\Aldec\Active VHDL\Evita.
Виклик допоміжної документації можна здійснити за допомогою пунктів меню Help/Contents; Help/VHDL Language Reference; Help/ HTML Documentation або використанням hlp та html броузерів для перегляду відповідних файлів директорії C:\Program Files\Aldec\Active VHDL\Books.
5.Скласти звіт з виконання лабораторної роботи обсягом дві сторінки друкованого тексту та захистити його.
Середовище розробки Active-VHDL
ЗАГАЛЬНІ ВІДОМОСТІ
Середовище розробки Active-VHDL складається з головного вікна, де розташована певна кількість вкладених підвікон, які для зручності за функціональним призначенням об'єднують в компоненти.
Компоненти Active-VHDL є зручними уніфікованими засобами відображення, редагування графічних об'єктів та тексту (рис.1).
Наведемо короткий опис та призначення компонентів середовища:
Console Вікно призначене для інтерактивного виведення текстової інформації, зокрема як повідомлення середовища. Компонент також призначений для введення команд середовища (Active-VHDL commands).
Design Browser Вікно призначене для відображення інформації про складові елементи (компоненти) проекту:
файли опису пристрою;
використані в проекті бібліотеки;
допоміжні файли проекту, до яких належать макроси та скрипт файли (macro and script files), файли результатів симуляції роботи пристрою (waveforms and list files), допоміжні текстові файли;
структуру проекту;
сигнали та змінні, декларовані в проекті.
HDL Editor Редактор VHDL тексту з можливістю відображення заданих синтаксичних конструкції мови різними кольорами. Завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Language Assistant Компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису мовою VHDL стандартних примітивних конструкцій та функціональних блоків. Language Assistant дає змогу розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
State Editor Призначений для проектування керуючих автоматів за допомогою зручного графічного редактора з подальшою автоматичною трансляцією з графічного відображення у VHDL-опис.
Waveform Editor Редактор призначений для графічного відображення та редагування результатів симуляції, тобто часових діаграм.
List В даному вікні відображаються результати симуляції, подані
у текстовому вигляді. Дана інформація є незамінна під час дельта-симуляції пристрою.
Watch Вікно призначене для відображення поточних значень вибраних розробником сигналів.
Processes Під час симуляції у вікні відображається інформація про стан процесів, які виконуються одночасно (конкурентно).
Library Manager Компонент призначений для перегляду та редагування списку використаних бібліотек.
Design Explorer Компонент дозволяє проглядати та викликати створені проекти. Design Explorer викликається вибором пункту меню File/Open Design ...
Script Editor Компонент дозволяє створювати, редагувати та налагоджувати сценарії виконання команд середовища (Active-VHDL commands).
Test Bench Wizard Компонент призначений для автоматичної генерації тестових файлів (test bench files) за визначеною користувачем специфікацією.
Проектування та симуляція роботи пристроїв на функціональному рівні в Active-VHDL
ЗАГАЛЬНІ ВІДОМОСТІ
Проектування та симуляція роботи пристроїв на функціональному (поведінковому) рівні є невід'ємною частиною апаратно-незалежного проектування пристрою. Послідовність проектування пристрою на функціональному рівні в Active-VHDL складається з таких етапів:
Створення файлів проекту: файлів опису пристрою (Source Files), тестових файлів (Test Benches), макросів (Macro Files).
Компіляція файлів проекту.
3. Симуляція роботи пристрою на функціональному рівні.Подальші кроки (логічний синтез, синтез кристалу) (рис.2) вимагають
наявності додаткових інструментальних засобів для компіляції з функціонального VHDL-опису пристрою у вентильний.
Active-VHDL дозволяє створювати та редагувати такі компоненти проекту, як файли опису пристрою, використані в проекті бібліотеки, допоміжні файли, об'єднання яких в єдину колекцію називається проектом (Design). Файли проекту за замовчуванням зберігаються в єдиній директорії - директорії проекту, що має назву проекту.
Викликаючи інструментальний засіб Active-VHDL, користувач може вибрати для роботи вже створений проект або створити новий. Після завершення роботи з проектом Active-VHDL запам'ятовує встановлену користувачем конфігурацію системи, пов'язану з даним проектом.
Active-VHDL дозволяє створювати резервні та архівні копії проекту. Інструментальний засіб за створеними резервними копіями дає змогу легко повертатись до збережених раніше рівнів розробки. Кількість резервних копій обмежується тільки наявністю вільного місця на диску. При створенні архівної копії всі файли, пов'язані з даним проектом, поміщаються в заданий користувачем zip-архів.
Компілятор Active-VHDL надає розробнику три способи компіляції:
1. Design/Compile - компіляція вибраного файлу;

6
Рис.2. Послідовність проектування з використанням Active-VHDL
Design/CompileAll - компіляція всіх файлів проекту в порядку їх створення;
Design/Compile All with File Reorder - компіляція всіх файлів проекту, проте, на відміну від попереднього випадку, компіляція виконується з урахуванням ієрархічних залежностей.
Передумовою проведення симуляції є успішне проведення компіляції. Існує три способи симуляції:
1. Simulation/Run - запуск симуляції без часового обмеження.Симуляція припиняється у разі досягнення точки зупинки або втручаннякористувача;
2. Simulation/Run For - запуск симуляції на заданий часовий інтервал;
3. Simulation/Run Until - виконання симуляції до моменту досягненнязаданої часової відмітки.
Інструментальний засіб Active-VHDL пропонує також потужні засоби налагодження, зокрема:
виконання коду у покроковому режимі. Існує три типи команд покрокової симуляції: Trace Into, Trace Over, Trace Out;
зупинка виконання коду при досягненні заданого рядка;
зупинка виконання коду при зміні або набутті заданого значення вибраним сигналом.
Результати симуляції динамічно відображаються у Waveform або/і List вікні. Додатково можна контролювати стан змінних, сигналів та процесів за допомогою вікон Watch та Process відповідно.
Висновок: Привиконанні опанував роботу з інтерактивною системою Enhanced VHDL Tutorial, зрозумів призначення інструментального засобу Active-VHDL, для підвищення ефективності розробки та функціонального моделювання роботи вузлів ЕОМ. Ознайомився з призначенням, функціональними можливостями компонентів інструментального засобу Active-VHDL. Навчився створювати, модифікувати, компілювати та виконувати симуляцію роботи пристроїв на функціональному рівні в середовищі Active-VHDL.