КАЛЕНДАРНИЙ ПЛАН Номер і назва етапів роботи Термін виконання етапів роботи
Примітка
1. Вступ. 01.11.2011 - 07.11.2011
2. Аналіз цифрового пристрою та складання його структурної схеми 08.11.2011 – 18.11.2011
3. Опис пристрою на основі структурної схеми та часових діаграм 19.11.2011 – 26.11.2011
4. Розрахунок параметрів та розробка принципової електричної схеми пристрою 26.11.2011 - 10.12.2011
5. Оформлення ПЗ 12.11.2011 - 21.12.2011
Завдання прийняв: / Бігун М.Б. / Особистий підпис Розшифровка підпису Завдання видав: ___ / Мельничук С. І. / Особистий підпис Розшифровка підпису “______” __________________ 2011 року Івано-Франківський національний технічний університет нафти і газу Кафедра Комп'ютерних систем та мереж______________________________________
Дисципліна Компютерна схемотехніка________________________________________ Спеціальність Комп’ютерні системи та мережі_______________________________ Курс 3 Група КI-09 -1 Семестр 5____
ЗАВДАННЯ НА КУРСОВУ РОБОТУ Студентці Бігун Маряні Богданівні____________________________________________________________ (прізвище, ім’я, по батькові) 1. Тема проекту: Розробка пристрою для додавання паралельних і формування ЧМ сигналу ______________________________________________________________________ 2. Термін здачі студентом проекту: 21.12.2011 3. Вихідні дані до проекту: Частота дискретизації АЦП – 8 кГц, розрядність АЦП – 12, максимальна частота вихідного сигналу ЧМ -125Гц ___________________________________________________ __________________________________________________________________________________________________________________________________________________________________________________________________________________ 4. Зміст розрахунково-пояснювальної записки (перелік питань, що їх належить розробити) одержати завдання на курсову роботу; створити алгоритмічну модель роботи пристрою; опис функціонування пристрою;
розрахунок параметрів та розробка принципової схеми; зробити висновки на основі результатів тесту; 5. Дата видачі завдання : 01.11.2011 ДОДАТОК В Рисунок 3 – Схема JK тригера
Рисунок 4 – Схема чотирьох розрядного асинхронного лічильника
