Детальная информация агентства по организации мероприятий москва здесь.



Особливості синтезу комбінаційних пристроїв, способи уникнення негативних явищ.
Початковими даними для проектування КП э опис алгоритму функціонування пристрою, вимоги до основних електричних параметрів, логічний базис, на якому синтезується КП. Початкові даті для синтезу КП мають формалізований характер – це, як правило, таблично або аналітично задана логічна функція, яку має реалізувати синтезований пристрій.
Основні етапи синтезу:
формалізований запис завдання алгоритму функціонування КП
Оцінка розмірності задачі(тобто числа змінних) і при необхідності вирішення питання декомпозиції синтезованого пристрою
Мінімізація логічних функцій
Перетворення мінімізованих логічних функцій у раціональну для їх реалізації форму відповідно до заданого базису
Побудова структурної схеми КП
Перевірка працездатності
Особливість синтезу КП з кількома виходами для випадку багатозначної логічної функції полягає в тому, що його можна розглядати як певну композицію окремих схем, у кожній з яких є лише один вихід. Завдяки цьому розв’язування задачі синтезу КП з довільним числом виходів можна звести до розв’язання задачі синтезу КП з одним виходом. Оскільки число виходів КП дорівнює числу бульових функцій, його синтез можна виконати таким чином:
здійснити сумісну мінімізація заданих функцій шляхом незалежної реалізації кожної з них
використати одну з функцій як додаткову вхідну змінну для іншої функції
Усунення негативних явищ: При проектуванні реальних цифрових пристроїв необхідно враховувати, що кожний ЛЕ або функціональний вузол КП має власну скінченну затримку сигналу і тому сигнали на входах схеми будуть з'являтись тільки через певний інтервал часу після подачі вхідних сигналів. Це негативно впливає на функціонування всього пристрою, бо затримка у колах ЛЕ не тільки зменшує швидкодію, але й створює хибні сигнали. Одночасна поява двох сигналів на вході ЛЕ або КП, що мають внаслідок однакових причин неоднакові часові затримки поширення, утворюють на цьому вході логічні змагання. Таке негативне явище стає причиною появи на виході даного ЛЕ або КП нерегламентованих сигналів, які важко навіть зареєструвати. Короткочасні хибні сигнали називають „голками”. Найбільше проявляються в асинхронних пристроях.
Розрізняють статичні і динамічні ризики збою. Статичний ризик збою КП виникає тоді, коли замість постійного рівня 0 або 1, який має бути за логікою роботи на виході схеми, на останньому відбуваються короткочасні зміни, тобто з'являється голка. Причиною появи небажаних змін на виході схеми є часова різниця логічних переходів. У виразі МДНФ або МКНФ ЛФ, як результати мінімізації, можуть виявитися парні імпліканти, які мають змінні EMBED Equation.3 та EMBED Equation.3 . Ці змінні є джерелами утворення гонок на вході ЛЕ або КП. Щоб знешкодити у цій ситуації появу голки, потрібно ввести у вираз МДНФ або МКНФ даної ЛФ додаткову нейтралізуючу імпліканту, яка своєю дією наведе порядок, не змінивши при цьому значення самої функції. Очевидно, такою імплікантою має бути терм, складений з інших змінних, крім змінної EMBED Equation.3 , яка спричинює гонку. Введення нейтралізуючої імпліканти, таким чином, рівнозначне склеюванню пари терм із змінними EMBED Equation.3 та EMBED Equation.3 , а з точки зору технічної реалізації означає введення додаткового ЛЕ. Динамічний ризик також виникає під час перехідних процесів перемикання внаслідок різних глибини проходження логічного переходу сигналу EMBED Equation.3 . Різниця лише в тому, що замість одного переходу 0 -> 1, який має бути за логікою роботи КП, на виході виникає кілька хибних переходів, які після закінчення перехідного процесу хоч і зникають, однак при перехідному процесі можуть призвести до збою всієї системи. Щоб захистити схему від динамічного ризику, потрібно насамперед виявити ту змінну, яка може стати причиною його появи, а потім або ввести у схему штучну затримку, або відповідно перетворити логічну функцію, тобто змінити для цієї змінної або сумарний час затримки, або довжину шляху проходження в к-му каналі. Можна також застосувати синхронізацію наступного цифрового пристрою, що під’єднаний до виходу КП, в якому можуть виникати ці негативні явища.
Призначення та принципи функціонування шифраторів та дешифраторів
Шифратор призначений для перетворення алфавітно-цифрової інформації, що подана унітарним n-розрядним кодом, у еквівалентний двійковий m-розрядний код. Особливістю унітарного коду є активний стан тільки однієї змінної вхідного набору. Шифратор називається повним, якщо n=2m.
Дешифратор призначений для розпізнавання числа, яке подане позиційним n-розрядним кодом. EMBED Equation.3
Призначення та принципи функціонування мультиплексорів та демультиплексорів
Мультиплексор призначений для передачі сигналів від одного з кількох інформаційних входів на один вихід. Крам інформаційних входів мультиплексор має адресні входи, двійковий код на яких визначає номер активного інформаційного входу який треба під’єднати до виходу схеми. Мутиплексор має EMBED Equation.3 входів і один вихід, де n- число адресних входів. Керований мультиплексор має один вхід дозволу. Мультиплексор реалізує логічну функцію: EMBED Equation.3
Для комутування великої кількості сигналів застосовують принци каскадування. EMBED Equation.3
Можуть застосовуватись як функціональні цифро-аналоговові перетворювачі.
Демультиплексор призначений для виконання оберненої функції мультиплексор, а саме передачу сигналу з єдиного інформаційного входу на один з 2n виходів залежно від коду на n-адресних входах. Може бути реалізованим на дешифраторі.
EMBED Equation.3
Функціональну дуальність мультиплексор і демультиплексора зручно використати для передачі інформаційних двійкових сигналів на відстань, наприклад, по телефонних лініях.
Призначення та принципи функціонування комбінаційних суматорів
Це функціональний вузол, що здійснює арифметичне підсумовування чисел. Додавання багато розрядного слова за допомогою суматора здійснюється порозрядно з урахуванням переносу в сусідній старший розряд. Тому при побудові суматора необхідно враховувати не лише появу переносу в даному розряді, але й можливість одержання аналогічного переносу від сусіднього молодшого розряду. Розрізняють суматори з паралельним, послідовним і груповим переносом. Напівсуматор має два входи для доданків і два виходи – суми і переносу, який призначений для виконання арифметичних дій за правилами. Напівсуматор не має входу вхідного переносу з молодшого розряду.
Призначення та принципи функціонування цифрових компараторів
Це арифметичні пристрої, що призначені для порівняння величин двох чисел, що подані у війковому коді. Порозрядну рівність най простіше реалізувати за допомогою суматорів-інверторів за модулем 2 і кон’юнкторів. Такий компаратор рівності порівнює окремі розряди чисел за формулою: EMBED Equation.3
Призначення та принципи функціонування арифметико-логічних пристроїв.
Арифметико – логічні пристрої (АЛП) є основною складовою частиною процесорів і призначені для виконання операцій над машинними словами.
Набір операцій, що виконує АЛП, повинен володіти функціональною повнотою для того, щоб з його допомогою можна було б реалізувати будь – який обчислювальний алгоритм. Мінімальний набір операцій, який забезпечує функціональну повноту, включає всього чотири операції: пересилання, додавання з +1 або –1, умовний перехід за співпаданням слів і безумовний перехід. Для підвищення швидкодії і спрощення програмування в більшості випадків в набір операцій вводять надлишковість. При всій різновидності операцій, які є в сучасних АЛП, до їх складу завжди входять чотири основні арифметичні операції та найважливіші логічні операції.
Структура та способи програмування програмованих логічних матриць
Логічна матриця – це мережа взаємно перпендикулярних провідників, в місцях перетину яких знаходяться напівпровідникові елементи – діоди або транзистори, що ввімкнені через легкоплавкі перемички до відповідних провідників матриці. Під час програмування логічної матриці перемички перепалюють імпульсами струму або зберігають згідно з таблицею програмування, яка відображає потрібний рисунок ПЛМ.
Матрична структура ПЛМ має два рівні ЛЕ. ЛЕ першого рівня утворюють потрібні кон’юнкції вхідних змінних, що входять в МДНФ вихідних функцій. Цю функцію виконує програмована матриця кон’юнкцій, яка працює як дешифратор. ЛЕ другого рівня виконують диз’юнкцію одержаних кон’юнктивних терм, формуючи таким чином вихідні функції. Ця операція реалізується за допомогою програмованої матриці диз’юнкції. В частковому випадку одна з матриць може буди фіксованою.
Довжина вхідного слова може досягати n-букв. Кожний вхідний сигнал підлягає обробці у вхідному буфері, що виконує функцію розщеплення фази на EMBED Equation.3 та EMBED Equation.3 і є одно розрядним дешифратором. Отже, число вхідних ліній, що мають значення EMBED Equation.3 та EMBED Equation.3 дорівнюватиме 2n. Їх перетинають вихідні лінії, число яких може бути різним.
Структура ПЛМ дозволяє реалізувати систему багато вихідних двоступеневих бульових функцій, що задані у ДНФ.
Комбінаційні ПЛМ можуть бути виготовлені на довільній напівпровідниковій технології. У найбільш поширених біполярних ПЛМ активними елементами у перетинах ортогональних ліній матриці застосовують діоди, а у перерізах матриці = емітерні повторювані. У ПЛМ, що побудовані на польових транзисторах, у перетинах матриці застосовують витокові повторювані. До баз біполярних чи до заслонів польових транзисторів приєднують лінії термів.
Програмування ПЛМ здійснюється за таблицею програмування, яка будується на основі таблиці істинності або логічних функцій цифрового пристрою, що підлягає синтезу. Стовпцями таблиці програмування є вхідні змінні та вихідні функції, а кожен рядок відповідає утвореним кон’юнкціям. Перетин стовпця без інверсії, і символом 0, якщо вона входить в терм з інверсією. Символом ~ позначається перетин. Де змінна EMBED Equation.3 не входить у терм P. Для вихідних функцій перетин стовпця і рядка EMBED Equation.3 та EMBED Equation.3 ,позначимо 1, якщо терм EMBED Equation.3 входить у диз’юнкцію, в противному разі – символом 0. Вихідні функції ПЛМ позначимо аналогічно з урахуванням прямого чи інверсного значення EMBED Equation.3 .
Залежно від способу програмування розрізняють ПЛМ замовлені та перепрограмовані.

Послідовнісний автомат та форми опису його роботи
Автомат називається скінченим [+], якщо множина його внутрішніх станів і множина значенню вхідних сигналів - скінченні множини.
Цифровий автомат - це пристрій для перетворення цифрової інформації.
Математична модель цифрового автомата(ЦА) є абстрактний автомат, який задається сукупністю шести об’єктів:
Вхідний алфавіт X автомата:
Х={x1(t), x2(t), . . . , xn(t)};
Вихідний алфавіт Y автомата:
Y={y1(t), y2(t), . . . , yk(t)};
Довільна множина Q станів автомата:
Q={q1(t), q2, (t), . . . , qs(t)};
Початковий стан автомата q0 як елемент множини Q:
q0(t)?Q;
Функція ?(q, x), тобто функція переходу автомата з одного стану в інший;
Функція ?(q, x), тобто функція виходів автомату.
В початковий момент часу t0 автомат знаходиться в стані q0. В кожний момент часу t ЦА здатний прийняти вхідний сигнал x(t) і видати відповідний вихідний сигнал y(t).
Поняття стан автомату використовується для опису системи, виходи яких залежать не тільки від вхідних сигналів в даний момент часу, але і від деякої передісторії, тобто сигналів, які поступили на входи системи раніше.
По відношенню до часу ЦА діляться:
а) синхронні, де зміни ЦА пов’язані із генератором синхро сигналів, який відає імпульси через рівні проміжки часу;
б) асинхронні, де зміни ЦА не визначені строго в часі пов’язані лише до деяких подій.
В теорії автоматів найбільш повно описані синхронні автомати [1].
Існують дві можливості реакції вихідного сигналу ЦА на дію вхідних сигналів;
Якщо вихідний сигнал однозначно залежить від вхідного сигналу і попереднього стану ЦА, то такий автомат називається автоматом першого роду або автоматом Мілі [2].
Якщо вихідний стан не залежить від значень вхідних сигналів, а тільки від стану ЦА, то такий автомат називається автоматом другого роду або автоматом Мура.
Довільний абстрактний автомат Мілі або Мура називається ще автоматом із пам’яттю, тобто таким, що здатний запам’ятовувати попередню інформацію, якщо він має число внутрішніх станів більше за один. Якщо ЦА має лише один внутрішній стан, то він називається автоматом без пам’яті [2]. Стан такого автомату в процессі функціонування не змінюється, оскільки він тільки один. Тому вхідний сигнал автомата без пам’яті залежить від попереднього стану. Оскільки логічний стан виходів ЦА без пам’яті залежить лише від комбінації логічних сигналів на входах в даний момент часу, його називають комбінаційним пристроєм(КП). КП - це асинхронний ЦА. Синтез КП здійснюється переважно на логічних елементах.
На відміну від КП значення вихідних сигналів у ЦА з пам’яттю залежать не тільки від значень вчідних сигналів, але й від їх попередніх значень. Звідси очевидно, що такі пристрої реалізують функціональний зв’язок вже не між окремими значеннями вхідного та вихідного сигналів, а між їх послідовностями. Тому автомати з пам’яттю називають послідовними.
До комбінаційних схем належать логічні елементи, перетворювачі кодів, шифратори(дешифратори, мультиплексори), демультиплексори, суматори, цифрові компаратори, драйвери.
До послідовнісних пристроїв(схем) належать тригери, регістри, лічильники, генератори числових послідовностей, багаторозрядні регістри, запам’ятовувальні пристрої великих об’ємів пам’яті, тощо.
Способи опису послідовнісних пристроїв(ПП) або пристроїв із пам’яттю.
Існують наступні способи опису ПП [3]:
а) словесний;
б) математичний;
в) часовий(з допомогою часових графіків або діаграм);
г) графічний(з допомогою орієнтованих графів);
д) табличний.
Найбільш часто вживаються останні три способи.
Робота УА згідно ТЗ може в даному випадку описана таким чином:
1. Часові діаграми роботи ЦА.



0
7
6
5
4
1
2
3
CLK
RESET
Q1
Q2
Q3

1. 2. Граф переходів станів ЦА.
Вершини графа зображають стани ЦА, а дуги - переходи між станами[1]. По сигналу CLK лічильник переходить із одного в інші стани. При відсутності сигналу ( EMBED Equation.2 =1) лічильник зберігає поточне значення.
101
011
100
010
001
000
111
110
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
EMBED Equation.2
CLK
CLK
CLK
CLK
CLK
CLK
CLK
CLK
CLK






Загальна структура та класифікація тригерів
Тригером називають логічну схему з позитивним зворотним зв'язком, що має два стійких стани - одиничний і нульовий, які позначаються відповідно 1 і 0. В основі будь-якого тригера є коло з двох інверторів, показане на мал.1 а, б, в.
EMBED Visio.Drawing.6
При подачі живлення в результаті перехідних процесів довільно один з інверторів встановлюється в одиничний стан, а інший - у нульовий. Надалі стан логічних елементів (ЛЕ) зберігається, тому що сигнал з виходу одного ЛЕ підтримує стан іншого ЛЕ. Якщо в схемах, зображених на мал.1 б, в, у кожного ЛЕ відключити від зворотних зв'язків по одному вході, то вийдуть схеми RS - тригерів (мал.2 а,б).
EMBED Visio.Drawing.6
Утворені входи дозволяють установити тригер у певний стан при подачі на них необхідного сигналу або низького, або високого рівня. Такі входи називаються статичними. При подачі на верхні входи схем відповідно логічного 0 і логічної 1 тригери обов'язково встановляться в стан Q=1. При використанні аналогічно нижніх входів тригери обнуляться: Q=0. Таким чином, RS - тригер на ЛЕ «І-НЕ» керується логічним нулем, а RS - тригер на ЛЕ «АБО-НЕ» керується логічною 1. У першому випадку входи називаються інверсними - S, R а в другому - прямими S, R.
Розглянуті тригери також визначаються як асинхронні, тому що момент перемикання їх нічим не синхронізується.
Для розширення можливостей керування тригером на його вході ставиться логічна схема (ЛЕ), що має керуючі входи, вхід синхронізації, а також входи надходження сигналів Q і EMBED Equation.3 .
Синхронні тригери підрозділяються на:
одноступінчасті зі статичним синхровходом (мал. 3)
двоступінчасті із захопленням 1 і 0 (мал. 4)
одноступінчасті з динамічним синхровходом (мал. 5);
одноступінчасті з динамічним синхровходом (мал. 6).
Одноступінчасті зі статичним синхровходом тригери перемикаються під дією сигналів з керуючих входів увесь час, поки діє активний рівень синхроімпульсу (нульовий активний рівень - вхід статичний інверсний або одиничний активний рівень - вхід статичний прямий), а при впливі протилежного рівня синхроімпульсу тригер зберігає попередній стан.
EMBED Visio.Drawing.6
а - функціональна схема синхронного RS - тригера; б - умовне графічне позначення синхронного RS - тригера; в - функціональна схема D - тригера; м - умовне графічне позначення D- тригера.
На основі RS-тригера можна побудувати D-тригер (мал. 3, в), що пропускає на вихід вхідний сигнал увесь час, поки діє 1-ий рівень синхроімпульсу.
Двоступінчасті тригери із захопленням 1 і 0 (мал. 4) включають два тригери: із прямим і інверсним статичними синхровходами. Це повинне було б забезпечити передачу стану 1-го тригера 2-му тільки по закінченню синхроімпульсу й, отже, покращити завадостійкість тригера. Однак така схема має властивість захоплення 1 і 0, якщо під час дії імпульсу стан тригера 1 (0) і на вхід J (S) надходить перешкода 0 (1)-го рівня. У цьому випадку відбувається перемикання 1-го тригера в стан завад, і цей стан передається на вихід 2-го тригера по закінченню синхроімпульсу (повернення 1-го тригера в необхідний стан 1 (0) блокується дією зворотного зв'язку EMBED Equation.3 і Q).
EMBED Visio.Drawing.6 а - функціональна схема JK (RS) - тригерів з інверсним динамічним синхровходом; б, в - умовні графічні позначення JK і RS - тригерів.
Двоступінчасті JK - тригери були реалізовані в інтегральному виконанні й одержали позначення ТВ1, ТР1.
Виявлення ефекту захоплення 1 і 0 у двоступінчастих тригерах привело до необхідності розробки схемного рішення, що виключає дане явище. Були розроблені схеми одноступінчастих тригерів з динамічними синхровходами. Двоступінчасті тригери в серіях, починаючи з 530-ої, не реалізовувалися.
ІМС на основі одноступінчастих тригерів з динамічним синхровходом типу «засувка» наведені на мал. 5.
EMBED Visio.Drawing.6 Принцип роботи «засувки» полягає в наступному. При З=0 тригер Т1 обнуляється, а Т2 установлюється в 1-ий стан. Тому для Т3 установлюється режим зберігання інформації ( EMBED Equation.3 = EMBED Equation.3 =1). Тригери підготовляються до перемикання (якщо D=1, то Q Т2 зберігається рівним 0 і переводить Т1 у невизначений режим Q= EMBED Equation.3 =1; якщо D=0, то EMBED Equation.3 Т2 установлюється рівним 1 і переводить Т2 у режим обнуління Q=0, EMBED Equation.3 =1). При З=1 у першому випадку на EMBED Equation.3 Т1 формується 0-ий рівень, що переводить Т3 в 1-ий стан і блокує Т2 до наступного синхроімпульсу. При З=1 у другому випадку на Q Т2 формується 0-ий рівень, що переводить Т3 в 0-ой стан, а 1-ий рівень EMBED Equation.3 Т2 блокує Т1 до наступного синхроімпульсу. Таким чином, перемикання відбувається по фронті синхроімпульсу, а наступне перемикання можливо як мінімум через якийсь час підготовки, протягом якого стан входу В повинне бути незмінно.
Одержання нульового значення tвитр у схемі типу «засувка» і схемі, що використовує затримку досягається ціною збільшення часу підготовки tпід. Причому схема типу "засувка" характеризується часом підготовки приблизно в 2 рази менше, ніж схема, що використає затримку. Варто враховувати, що при реалізації на ЛЕ схеми типу «засувка» вона не буде володіти tвитр=0.
JK - тригери
JK - тригер є універсальним тригером. Універсальність JK - тригера полягає в можливості реалізації на його основі RS, T і D - тригерів. JK - тригер має п'ять основних входів, з них:
- вхід R - установка тригера в нульовий стан незалежно від дії синхроімпульсу; - вхід S- установка тригера в одиничний стан незалежно від дії синхроімпульсу.
Тригер має два виходи: прямій і інверсний. JK- тригери типу ТВ1 мають входи  J і K із вхідною логікою "ЗІ".
Керування по входах  J і K здійснюється в такий спосіб
при  J=K=0  відбувається зберігання інформації;
при  J=K=1  тригер перемикається в протилежний стан кожним синхроімпульсом;
при  J=1, K=0  тригер перейде в одиничний стан з Q =0 або зберігає 1;
при  J=0, K=1  тригер перейде в нульовий стан з Q =1 або зберігає 0.
Керування по входах J і K здійснюється тільки при подачі синхроімпульсу.


Призначення та принципи функціонування регістрів
Регістром називають операційний вузол, який служить для запам'ятовування слів і забезпечує в загальному випадку виконання наступних мікрооперацій:
1) встановлення регістра в нуль (скидання);
2) приймання слова з другого регістра, лічильника, суматора і т.д.;
3) передача слова на другий регістр, суматор, лічильник і т.д.;
4) перетворення кодів слів, що зберігаються в інверсних кодах;
5) зсув слова вліво або вправо на потрібне число розрядів;
6) перетворення послідовного коду в паралельний і навпаки;
7) порозрядні операції кон'юнкції, диз'юнкції і додавання по тогі 2.
Схеми конкретних регістрів в окремих випадках можуть реалізувати тільки деякі з перечислених мікрооперацій.
Як правило регістри будують на тригерах К5, ^К, ОУ, О або Т-типів. котрі і реалізують мікрооперацію запам'ятовування слів. Решту ж мікрооперацій виконуються за рахунок підключення до входів і виходів тригерів. логічних елементів, а також за рахунок організації відповідних зв'язків між ними.
Будемо називати паралельним регістром такий регістр. котрий реалізує всі перечислені операції з п-розрядними словами, за виключенням зсуву і перетворенням послідовного коду в паралельний і навпаки. Якщо в паралельному регістрі на вхід кожного розряду інформація поступає по двох каналах в парафазному коді, то такий регістр називають парафазним. Якщо в наявності тільки один канал (прямий або інверсний) поступлення інформації в кожному розряді регістр називають однофазним. Парафазні регістри будують, як правило, на тригерах з роздільними входами, а однофазні-на тригерах з одним входом. Розрізняють також однотактові і багатотактові регістри. В однотактових регістрах запис інформації відбувається парафазним кодом без попереднього встановлення тригерів в "О", причому самі тригери виконують по схемі з внутрішньою затримкою. В багатотактових регістрах, що реалізуються на основі тактованих тригерів, мікрооперації виконуються при подачі двох або більше тактових сигналів.
Схема паралельного однофазного регістра, який виконує перші дві мікрооперації із приведеного вище списку. показана на рис.1. На нульові входи всіх тригерів подається сигнал встановлення нульового стану (сигнал скидання) ПО. Після подачі цього сигналу всі тригери регістра будуть знаходитись в 0-му стані до моменту появлення на вхідних шипах слова, яке повинно бути записано і сигнала прийому слова ПІ. В тих розрядах, де Хі=1, відбудеться встановлення тригерів в одиничний стан. Там де, де Хі=0, стан тригерів не змінюється. Видача інформації з регістра може відбуватися в прямому, інверсному і пардфазному кодах.
Зсувним регістром називають такій регістр, який виконує мікрооперацію зсуву, а також мікрооперації прийому і видачі слів. Якщо дві останні мікрооперації реалізуються тільки в крайніх розрядах регістра (1-м або п-м), то зсувний регістр називають також послідовним регістром. При зсуві слова в регістрі, розряди слова, що вийшли за границі розрядної сітки регістра втрачаються, а розряди, що звільнилися заповнюються нулями.
Регістр, котрий може здійснювати зсув слів як вліво, так і вправо, прийнято називати реверсним. Зсувний регістр реалізує і перетворення послідовного коду в паралельний і навпаки.
При перетворенні послідовного коду в паралельний, запис слова в регістр відбувається синхронно із зсувом його вмістимого вліво, якщо послідовний код поступає зі старших розрядів, або вправо, якщо код поступає з молодших розрядів. Після заповнення всіх розрядів регістра слідує паралельна видача слова через елементи І. що підключені до виходів тригерів регістра.
При перетворенні паралельного коду в послідовний інформація заноситься в регістр паралельним кодом, а потім слідує серія із п зсувних сигналів. Послідовний код зчитується з тригера ТІ (з молодших розрядів) при зсуві вправо або ж з тригера Тп (із старших розрядів) при зсуві вліво.
Схеми як зсувних, так і паралельних регістрів значно' спрощуються при використанні синхронних тригерів, в яких елементи, що не входять в бістабільну схему, мають більше, ніж два входи. В такому випадку псі функції збудження реалізуються на самих тригерах.
Цифро-аналогові та аналого-цифрові перетворювачі
До найважливіших параметрів та характеристик АЦП і ЦАП належать розрядність, діапазон та рівні вхідних сигналів, точність перетворення, час перетворення. За конструктивно-технологічними виконанням АЦП та ЦАП розподіляються на модульні, напівпровідникові та гібридні інтегральні схеми. Швидкість і точність перетворювачі ГІС порівняно з напівпровідниковими значно більші, але поступаються останнім надійністю, технологічністю, масою та габаритними розмірами. Оскільки деякі схеми АЦП можна побудувати на базі ЦАП, доцільно спочатку розглянути найбільш поширені методи та схеми ЦА-перетворення.
Основне призначення ЦАП – автоматичне перетворення двійкових кодів на еквівалентні їм значення будь-якої фізичної величини. Кількісний зв’язок між вхідним числовим, переважно двійковим, кодом і його аналоговим еквівалентом, наприклад напругою виходу, для довільного моменту часу визначається за співвідношенням EMBED Equation.3 , де EMBED Equation.3 - крок квантування за рівнем напруги, тобто вага одного дискрету напруги.
До найважливіших параметрів та характеристик АЦП належать:
Діапазон перетворення – різниця між максимальним та мінімальним значенням вхідної напруги.
Нелінійніст – похибка, зумовлена відхиленням статичної характеристики АЦП від лінійної. Диференційна не лінійність визначає, наскільки більша або менша реальна сходинка між сусідніми кодами характеристики від ідеальної.
Час перетворення – інтервал часу від моменту запуску АЦП до появи вихідного коду.
Розрізняльна здатність – значення одиниці n-розрядного АЦП, вона визначається як відношення максимального значення вхідного сигналу до числа квантова них рівнів.







Призначення та принципи функціонування лічильників
Однією з поширених операцій, що виконуються в обчислювальних пристроях цифрової обробки інформації, є підрахунок числа сигналів. Вузол обчислювальних пристроїв, що призначений для підрахунку числа вхідних сигналів, називається лічильником. Класифікують лічильники по системі числення, по операції, яка реалізуються, по організації ланцюгів переносу та по інших ознаках [1].
Основою любого лічильника служить лінійка з декількох тригерів. Різні варіанти лічильників відрізняються схемами керування цими тригерами. Між тригерами додаються логічні зв'язки, призначення яких - заборонити проходження в циклі підрахунку лишнім імпульсам.
До основних параметрів лічильника відносяться:
К - модуль лічби або коефіцієнт перерахунку лічильника;
N - ємність лічильника;
fmax - максимальна частота надходження вхідних сигналів;
tb - час встановлення лічильника.
Для лічильників, які спрацьовують по рівню тактогюго сигналу, tb характеризує максимальний часовий інтервал між моментом надходження лічильного сигналу її моментом установлення коду лічильника. Для лічильників, які працюють у режимі з внутрішньою затримкою, tb визначається максимальним часом між моментом закінчення лічильного сигналу й моментом встановлення коду лічильника. Максимальний час встановлення лічидльника tbmax (із стану 11...1 в стан 00...0) буде залежачи від організації переносу. Параметри tb i tbmax визначають швидкодію лічильника
Лічильники зі звичайним порядком лічби.
Простий лічильник - тригер з лічильним входом, який здйснює підрахунок і зберігання результату підрахунку не більше двох сигналів. З'єднавши декілька лічильних тригерів (подільників частоти) певним чином, дістанемо схему багаторозрядного лічильника. У складі сучасних серій лічильних мікросхем для побудови лічильників знайшли широке застосування D-тригери та JK-тригери.
EMBED Photoshop.Image.5 \s
При використанні D-тригера із якості лічильного його інвертуючи вихід з'єднується з своїм входом D. Підсумовуючий синхронний лічильник на D-тригерах отримаємо, якщо інвертуючий вихід попереднього тригера з'єднати з входом С наступного тригера. У віднімаючому лічильнику прямий вихід попереднього тригера з'єднати з входом С наступного тригера. Реверсивні лічильники підраховують число імпульсів як у прямому, так і у зворотньому напрямках. Для побудови реверсивних лічильників необхідно передбачити схеми, які пропускають сигналм па входи наступних тригерів або з інверсних, або з прямих входів попередніх тригерів. При побудові підсумовуючого асинхронного лічильника на JK-елeментах необхідно з'єднати прямий вихід попереднього тригера з входом С наступного тригера. У віднімаючого асинхронного лічильника на JK-тригерах необхідно з'єднати інверсний вихід попереднього тригера з входом С наступного тригера. Асинхронні реверсивні послідовні лічильники на JK-тригерах будуються аналогічно реверсивним лічильникам на D-тригерах.
Асинхронні схеми лічильників мають низьку швидкість. Час встановлення таких лічильників рівний сумі часу встановлення всіх тригерів лічильника. Збільшення швидкодії можна досягти шляхом зменьшення часу розповсюдження переносу, використовуючи лічильники з наскрізними, паралельними і груповими переносами.
При груповому переносі багаторозридний лічильник розбивають на декілька груп. У середині кожної групи організується наскрізний або паралельний перенос, а між групами ііослілоі'.тій перенос Реалізація лічильників з паралельним переносом на од посту неневі їх 1) гіїпп'р.'їх потребує додаткови х апаратурпи х затрат і відповідно ускладнення схеми.
Паралельний перенос легко реалізується на ^Ж-тригерах, які мають по декілька ,)-та К-иходів, з'єднаних знаком кон'юнкції.
EMBED Photoshop.Image.5 \s
Розгялнуті лічильники мали коефіцієнт переліку 2", де п-число розрядів лічильника. Але на практиці виникає, необхідність у лічильниках, коефіцієнт переліку яких відмінний від 2 . Принцип побудови таких лічильників заключаєтьсн у виключенні "зайвих" стійких станів в лічильника з \\=Ї\ тобто в організації схем. які забороняють деякі стани. Число заборонених станів М11^11)-!^
В залежності від того, які стани лічильника вибираються робочими, усі лічильники з довільним коефіцієнтом переліку можна розділити на лічильники з довільним і звичайним порядком лічби.
Розглянемо спосіб побудови лічильника із звичайним порядком лічби. У таких лічильниках зменшення числа стійких станів досягається за рахунок скидання його в нульовий етап при запису заданого числа сипіа.'пв. До лічильника додається логічний пристрій, икіи'і перевіряє умову: "код на лічильнику відображає число рівне К. і в залежності від результату перевірки направляє вхідний сигнал або в пишу "вст<інов;іепни 0 “або на підсумуваня жо записаного коду”. Ця умова може бути перевірена n-вхідною схемою “І”, зв’язаною з прямими виходами тих тригерів, які при запису в лічильнику числа Кповинні знаходитися в стані “1”.







Інтегральні запам'ятовувальні пристрої
Запам’ятовувальні пристрої належать до одних з найважливіших функціональних пристроїв сучасних цифрових радіоелектронних систем. Вони служать для фіксування, зберігання та обміну певного об’єму інформації.
Фіксування цифрового сигналу в ЗП називається записом, а видавання його – зчитуванням або читанням інформації. Обидва процеси називаються процесами звертання до ЗП. До найважливіших параметрів ЗП належать місткість і швидкодія. Решта параметрів та характеристик інтегральних ЗП: споживана потужність, навантажувальна здатність, завадостійкість, логічні рівні та надійність.
Щоб суттєво скоротити число зовнішніх виводів ЗП застосовують матрицевий принцип побудови, який має всього дві шини запису і зчитування, на перетинах яких знаходяться запам’ятовувачі. Оскільки звертанні має здійснюватися тільки до одного запямятовувача, то для цього застосовують адресну вибірку, згідно з якою шукану комірку знаходять за номером стовпчика і рядка, тобто за адресою. Для зображенн адрес застосовують комбінації m-розрядного двійкового коду.
Призначення та принципи функціонування генераторів імпульсних сигналів

Детальная информация агентства по организации мероприятий москва здесь.